8V19N490-19BDGI是（Renesas）推出的一款JESD204B/C 時鐘抖動衰減器，采用兩級 PLL 架構(gòu)，主要用于無線基站、通信設(shè)備等對時鐘精度要求較高的場景。下是其核心特性：

高性能時鐘 RF-PLL，支持 JESD204B

針對低相位噪聲進行了優(yōu)化：-150dBc/Hz（800kHz 偏移；245.76MHz 時鐘）

積分相位噪聲：52fs RMS（典型值，12kHz–20MHz）

雙 PLL 架構(gòu)

帶外部 VCXO 的第一級 PLL 級，可衰減時鐘抖動

帶內(nèi)部 FemtoClock NG PLL 的第二級 PLL：1966.08MHz

六個輸出通道，共 19 個輸出，分為：

四個 JESD204B 通道（器件時鐘和 SYSREF 輸出），具有二路、四路和六路輸出

一個時鐘通道，兩個輸出

一個 VCXO 輸出

可配置整數(shù)時鐘分頻器

支持的時鐘輸出頻率包括：2949.12、1474.56、983.04、491.52、245.76、122.88

低功耗 LVPECL/LVDS 輸出支持可配置的信號幅度、直流和交流耦合以及 LVPECL、LVDS 線路端接技術(shù)

相位延遲電路：

時鐘相位延遲，256 步 339ps，范圍 0 至 86.466ns

具有八級 169ps 的獨立 SYSREF 相位延遲

額外的單個 SYSREF 精細相位延遲，步長 25ps

全局 SYSREF 信號延遲，256 步 339ps，范圍 0 至 86.466ns

冗余輸入時鐘架構(gòu)有四個輸入端，包括：

輸入活動監(jiān)控

手動和自動、故障觸發(fā)時鐘選擇模式

優(yōu)先控制時鐘選擇

數(shù)字保持和無中斷切換

差分輸入接受 LVDS 和 LVPECL 信號

SYSREF 生成模式包括 JESD204B 的內(nèi)部和外部觸發(fā)模式

供電電壓：3.3V

SPI 和控制 I/O 電壓：1.8V/3.3V（可選）

封裝：11 x 11 mm 100-CABGA

概述

8V19N490-19BDGI是一款完全集成的 FemtoClock? NG 抖動衰減器和時鐘合成器，是用于無線基站無線電設(shè)備板的調(diào)理和頻率/相位管理的高性能時鐘解決方案。 8V19N490-19BDGI經(jīng)過優(yōu)化，可提供出色的相位噪聲性能，滿足 GSM、WCDMA、LTE 和 LTE-A 無線電板實施的要求。 該器件支持 JESD204B 子類 0 和 1 時鐘。

兩級 PLL 架構(gòu)支持抖動衰減和倍頻。 第一級 PLL 是抖動衰減器，使用外部 VCXO 來實現(xiàn)最佳的相位噪聲特性。 第二級 PLL 鎖定 VCXO-PLL 輸出信號并合成目標頻率。

8V19N490-19BDGI支持從所選 VCO 和低頻同步信號（SYSREF）生成高頻時鐘。 SYSREF 信號在內(nèi)部與時鐘信號同步。 另外，8V19N490-19BDGI還具有延時功能，可實現(xiàn)系統(tǒng)參考信號和時鐘信號之間的調(diào)整和可控相位延遲，并能調(diào)整/延遲個別輸出信號。 對四個冗余輸入端進行活動監(jiān)控。8V19N490-19BDGI提供了四種可選的時鐘切換模式，用于處理時鐘輸入故障情況。 增加了自動鎖定、單獨可編程的輸出分頻器和相位調(diào)整功能，以提高靈活性。8V19N490-19BDGI通過三線 SPI 接口進行配置，并通過內(nèi)部寄存器和鎖定檢測（LOCK）輸出報告鎖定和信號丟失狀態(tài)。 內(nèi)部狀態(tài)位變化也可通過 nINT 輸出報告。 8V19N490-19BDGI是無線基礎(chǔ)設(shè)施、雷達/成像和儀器/醫(yī)療應(yīng)用中驅(qū)動轉(zhuǎn)換器電路的理想之選。

典型應(yīng)用

? 無線基礎(chǔ)設(shè)施應(yīng)用：GSM、WCDMA、LTE、LTE-A

? 抖動敏感型ADC和DAC電路的理想時鐘驅(qū)動器

? 低相位噪聲時鐘生成

? 以太網(wǎng)線卡

? 雷達和成像

? 儀器儀表和醫(yī)療 ?

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