CY7C2644KV18-333BZXI 是 1.8 V 同步流水線 SRAM，采用 QDR II+ 架構。

CY7C2644KV18-333BZXI 的特性

獨立的讀寫數(shù)據(jù)端口

支持并發(fā)事務

250 MHz 高帶寬時鐘

雙字突發(fā)可降低地址總線頻率

讀寫端口上的雙倍數(shù)據(jù)速率 (DDR) 接口（數(shù)據(jù)傳輸速率為 500 MHz），頻率為 250 MHz

提供 2.0 個時鐘周期的延遲

兩個輸入時鐘，用于精確的 DDR 時序

SRAM 僅使用上升沿

回波時鐘簡化了高速系統(tǒng)中的數(shù)據(jù)捕獲

數(shù)據(jù)有效引腳 (QVLD) 在輸出端指示有效數(shù)據(jù)

片上終止 (ODT) 功能

單多路復用地址輸入總線鎖存讀寫端口的地址輸入

用于深度擴展的獨立端口選擇

當 DOFF 為高電平時，四倍數(shù)據(jù)速率 II+ 的讀取延遲為 2.0 個周期

操作類似于 QDR I 器件，當 DOFF 為低電平時，讀取延遲為一個周期

核心 VDD = 1.8 V± 0.1 V；I/O VDDQ = 1.4 V 至 VDD

支持 1.5 V 和 1.8 V I/O 電源

高速收發(fā)器邏輯 (HSTL) 輸入和可變驅動 HSTL 輸出緩沖器

以 165 球 CCGA（21 × 25 × 2.83 毫米）提供

兼容 JTAG 1149.1 的測試訪問端口

鎖相環(huán) (PLL)，用于準確放置數(shù)據(jù)

• 1.平臺上看到的庫存、價格準確嗎？

  答：所有上架的在線商品均可在線即可下單，但也考慮到現(xiàn)貨庫存流動性比較大，目前還無法做到100%的精準。如有異常，您可以在線聯(lián)系我公司并給出對應的 解決方案。

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  答：我們的自營商品均采自合作的國內外原廠或授權代理商，來源均可追溯，確保原裝正品。

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  答：可以通過網(wǎng)站上詢價，也可以通過電話以及郵箱咨詢。

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  答：可以為個人用戶開具普通發(fā)票，也可以為企業(yè)用戶開具增值稅專用發(fā)票。